Wccftech – 7 Aug 26 (https://wccftech.com/tsmc-researchers-make-big-breakthrough-in-chip-transistor-technology-as-part-of-push-towards-developing-sub-1-nanometer-technologies/)
TSMC & Researchers Make Big Breakthrough In Chip Transistor Technology As... (https://wccftech.com/tsmc-researchers-make-big-breakthrough-in-chip-transistor-technology-as-part-of-push-towards-developing-sub-1-nanometer-technologies/)
The trick: an ultrathin aluminum buffer on molybdenum disulfide that tames electron leakage where FinFET and GAAFET break down.
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台湾积体电路制造公司（台积电）与位于台湾台北的国立阳明交通大学（阳明交通大学）合作，在下一代晶体管设计领域取得了关键突破。台积电和阳明交通大学的研究表明，与其专注于在晶体管沟道上沉积新材料，不如先对沟道材料进行工程设计，形成缓冲层，然后再添加绝缘材料和栅极来控制电子流过晶体管。 台积电和纽约城市大学证明，在单层二硫化钼（MoS）沟道上沉积外延铝可实现低散射器件。
如今大多数芯片都依赖FinFET（鳍式场效应晶体管）或GaaFET（环栅场效应晶体管）来传输和管理电流。这些晶体管是三维结构，其工作原理是利用向上突出的沟道，栅极环绕沟道。这种设计增大了栅极和沟道之间的接触面积，从而更好地控制电流。在晶体管中，沟道负责电流的流动，而栅极负责控制电流的流动。
为了克服这些限制，芯片制造商一直在研究二维单层晶体管。由于这些晶体管仅有一个分子层厚，因此能够实现更精确的栅极控制和更低的电阻，同时，通过实现0.7纳米的沟道厚度和小于3纳米的沟道长度，芯片制造商可以提高芯片上的晶体管密度。
然而，这种材料的超薄特性也带来了一系列挑战。对这些晶体管的研究表明，由于单层二硫化钼（MoS）晶体管沟道材料的特性，采用传统沉积技术制造栅极会导致沟道上方的栅极介质层不均匀。MoS之所以被采用，是因为其天然厚度仅为0.7纳米，并且能够实现更精确的电流控制。另一方面，FinFET晶体管大多采用硅锗作为沟道材料。
台积电和纽约城市大学的研究旨在克服在沟道上沉积栅极材料的局限性。具体而言，他们的研究重点是防止漏电并实现电流控制的栅极介质层。与以往探索新型沉积方法或新材料的技术不同，他们的研究采用了一种超薄外延铝层。
他们通过在 MoS 表面沉积铝层，并使其氧化形成 0.42 纳米厚的氧化铝层，从而对 MoS 表面进行改性。氧化铝层形成后，在其上添加了高介电常数的氧化铪栅极介质材料。
通过表面工程，研究人员证明，这种新方法可以实现更严格的流体控制，并降低 MoS 晶体管的电阻，其效果与介电层厚度为 1 纳米的情况类似。
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发表于 2026-8-8 14:05:30
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